Розглянуто проблему верифікації та тестування складних цифрових систем, поданих на мовах опису апаратури високого рівня (VHDL, VERILOG). Досліджено функціональні моделі несправностей цифрових систем, описаних за допомогою цих мов.

  Якщо, ви не знайшли інформацію про автора(ів) публікації, маєте бажання виправити або відобразити більш докладну інформацію про науковців України запрошуємо заповнити "Анкету науковця"