Проектирован ряд оригинальных суммирующих устройств чисел с плавающей запятой. Результаты анализа функционирования суммирующих устройств с предварительным определением значений l младших разрядов разности порядков (выравнивающей разности) на основе моделирования их функциональных моделей на HDL-языке Verilog в среде Active-HDL подтверждают сокращение аппаратных затрат при увеличении значения l c понижением при этом быстродействия.

A series of original adding devices of numbers with floating point is being designed. The result of analysis of adding devices functioning with previous significance l definition of junior types of orders difference (level difference) on the basis of modelling their functional models in the HDL-language Verilog in Active-HDL environment proved correct the apparatus expenses reduction increasing significance l lowering their performance.

Ключ. слова: язык VERILOG, среда Active-HDL, моделирование цифровых устройств, суммирующие устройства чисел с плавающей запятой, выравнивающая разность, временные диаграммы, аппаратные затраты
Індекс рубрикатора НБУВ: З972-02-5-05

Рубрики:

Дискретна обчислювальна техніка

Шифр НБУВ: Ж14479 Пошук видання у каталогах НБУВ 

---

Додаткова інформація про автора(ів) публікації:
(cписок формується автоматично, до списку можуть бути включені персоналії з подібними іменами або однофамільці)

• Синегуб Микола Іванович (технічні науки)

  Якщо, ви не знайшли інформацію про автора(ів) публікації, маєте бажання виправити або відобразити більш докладну інформацію про науковців України запрошуємо заповнити "Анкету науковця"