Запропоновано метод систематичного генерування керуючих програм для VLSI матриць процесорів, що реалізують прикладний регулярний алгоритм, представлений замкнутими циклами. Доведено: кожен елемент матриці процесора має свій пристрій керування, яке здійснюється в автономному режимі на основі керуючої програми, одержаної від основної ЕОМ перед виконанням обчислень. У разі реалізації матриці процесора з ASIC та FPGA-схемами запропонований метод дозволяє одержати VHDL-опис пристроїв керування всіма елементами процесорів у поведінковому стилі. Запропонований метод проілюстровано на прикладі алгоритму усунення Гауса.

Одержано математичні моделі тривимірних матричних процесорів для двовимірних дискретних перетворень у довільних базисах. Число процесорних елементів не залежить від розміру задач.

Розглянуто один співпроцесор переробки матричної інформації, що працює в темпі базової ЕОМ.

На підставі аналізу історії та тенденцій розвитку архітектурно-структурних рішень та елементної бази ЕОМ зроблено висновок про необхідність переходу під час створення ЕОМ наступних поколінь на якісно новий рівень організації обчислювального процесу. Сформульовано основні положення такого переходу, запропоновано один із засобів організації обчислювального процесу, заснований на використанні алгебри матриць, суттєвого збільшення інформаційної одиниці (операнда) та підвищення рівня внутрішньої мови ЕОМ. Наведено приклади організації нової машинної технології обробки інформації.

Смоделированы алгоритмы реконфигурации структуры процессорной матрицы с отказами, основанные на сигналах согласия между процессорными элементами. Исследованы работоспособность и эффективность алгоритмов реконфигурации, оценка требований, предъявляемых к надежности отдельных процессорных элементов и связей между ними.

Індекс рубрикатора НБУВ: З970.224

Рубрики:

Матричні обчислювальні системи

Шифр НБУВ: Ж27665/рад. эл. Пошук видання у каталогах НБУВ 

Отмечено, что метод возмущения псевдообратных матриц, развитый на основании принципа расщепления, распространяется на исследование зависимости возмущений элементов псевдообратных и проекционных матриц от возмущений отдельных элементов исходной матрицы.

Предложено решение задачи выбора резервных процессорных модулей (ПМ) в процессе обеспечения отказоустойчивости матричных спецпроцессоров (МПС) на активных временных интервалах функционирования. Как критерий качества размещения резервных процессорных модулей используется усредненное число резервных процессорных модулей, приходящихся на каждый рабочий ПМ. Рекомендуемая дисциплина выбора позволяет минимизировать мощность множества резервных процессорных модулей при заданной вероятности успешной реконфигурации МСП в условиях действия отказов и сбоев.

Досліджено питання робочого діагностування сучасних однотактних матричних обчислювальних пристроїв для обробки наближених даних. Розроблено метод посегментного контролю результатів обробки мантис, що забезпечує задані ймовірності виявлення помилок, спричинених типовими несправностями цифрових схем. Одержано формули для оцінювання ймовірностей виявлення помилок, вірогідності контролю результатів та її підвищення за рахунок використання часової надмірності, що, зокрема, має місце у разі накопичення помилок у невірних розрядах результатів. Розроблено структурні схеми посегментного контролю та запропоновано методи вибору контрольних точок сегментів. Розроблено засоби посегментного контролю для паралельних зсувачів і додавачів, матричних помножувачів і поділювачів мантис. Посегментний контроль забезпечує підвищення вірогідності контролю наближених результатів, знижуючи ймовірність виявлення несуттєвих помилок.

Вперше розроблено моделі спрощення обчислювальної операції в контролі, які складаються з обмежувальних умов, що накладаються на операнди, та логічних операцій над ними, і забезпечують зменшення множини вхідних контрольних слів і ймовірностей виявлення помилки, зі збереженням множини несправностей, що виявляються за викладання помилок. Вперше запропоновано моделі викладання контрольних обчислень, які складаються з функцій згортки за модулем для формування кодів обмежувальних умов і функцій інверсії та стиску, що забезпечують обробку цих кодів відповідно до логічних операцій моделей спрощення в функціонально повному базисі логічних операцій OR. Вперше розроблено моделі для розширення множини несправностей, що виявляються в контролі, які до одиночних константних несправностей додають "закоротки", що блокують роботу контролю, моделі визначають ознаки помилок, що викликаються "закоротками", та умови їх виявлення.

Індекс рубрикатора НБУВ: З970.224

Рубрики:

Матричні обчислювальні системи

Шифр НБУВ: Ж69231 Пошук видання у каталогах НБУВ 

Самосинхронні схеми, запропоновані Д. Маллером на зорі цифрової ери, продовжують хвилювати уми дослідників. Ці схеми стартували із завдань підвищення продуктивності з урахуванням реальних затримок. Потім самосинхронні схеми перейшли в область "зелених" обчислень і, нарешті, в даний час позиціонуються в основному в області відмовостійкості. У самосинхронних схем багато надмірності. Вважається, що підходи самосинхронних схем будуть задіяні в наносхемотехніці, коли синхронний підхід стане неможливим. Строго самосинхронні схеми аналізують закінчення перехідного процесу на виходах кожного вентиля, використовуючи так звані елементи Маллера (C-елементи, гістерезисні тригери, G-тригери). Зазвичай самосинхронні схеми розробляються для базових матричних кристалів. Є велика база самосинхронних схем базових матричних кристалів. Вважається, що самосинхронні схеми несумісні з технологією FPGA. Але спроби створення самосинхронних ПЛІС не припиняються. Пропонується самосинхронний генератор функцій для самосинхронних схем базових матричних кристалів та самосинхронних FPGA, конфігурація яких здійснюється або константами, або за допомогою додаткових елементів пам'яті. Запропоновано 1,2 - LUT-самосинхронний і описали результати моделювання. Мета роботи - аналіз і проектування самосинхронного універсального логічного елемента LUT-самосинхронний, заснованого на елементах БМК і на схемах передачі транзисторів. Аналіз і синтез строго самосинхронних схем за допомогою булевої алгебри. Моделювання запропонованого елемента в САПР "Ковчег", програмою TRANAL, системах NI Multisim від National Instruments Electronics Workbench Group і топологічного проектування Microwind. Теорія надійності і відповідні розрахунки в СКА Mathcad. Розроблено, проаналізовано і доведено працездатність самосинхронного генератора функцій для базових матричних кристалів і для ПЛІС. Топології нових логічних елементів готові до виготовлення. Висновки: проведені дослідження дозволяють використовувати запропоновані схеми в перспективних цифрових пристроях.